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HDL Coder

Neuerungen

Erfahren Sie mehr über neue Produkteigenschaften.

Native Gleitkommaünterstützung

Native Gleitkommaünterstützung

Zielunabhängigen synthetisierbaren RTL-Code aus Gleitkommamodellen mit einfacher Genauigkeit generieren

Adaptive Pipelining

Adaptive Pipelining

Synthesetool und Zieltaktfrequenz für das automatische Einfügen von Pipelinestufen und Taktausgleichsstufen bestimmen

AXI4-Stream Video Interface

AXI4-Stream Video Interface

Generate an HDL IP core with an AXI4-Stream Video interface for your video algorithm

Signalverarbeitung Gigasample per Second (GSPS)

Signalverarbeitung Gigasample per Second (GSPS)

Durchsatz von HDL-optimierten FFT- und IFFT-Algorithmen mit Frame-Eingabe erhöhen

Logic Analyzer

Logic Analyzer

Zustandsübergänge und Zustände im zeitlichen Verlauf für Simulink-Signale visualisieren, messen und analysieren

Video ansehen4:57

Wahl des Simulationsverhaltens für klassisches Simulink oder synchrone Hardware (Synchronous Subsystem Toggle)

Wahl des Simulationsverhaltens für klassisches Simulink oder synchrone Hardware (Synchronous Subsystem Toggle)

Anhand eines State-Control-Blocks Aktivierungs- und Wiederherstellungsverhalten für einen sauberen HDL-Code spezifizieren

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Signalverarbeitung Gigasample per Second (GSPS)

Signalverarbeitung Gigasample per Second (GSPS)

Durchsatz von HDL-optimierten FFT- und IFFT-Algorithmen mit Frame-Eingabe erhöhen

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Hartes Gleitkomma-IP-Targeting

Hartes Gleitkomma-IP-Targeting

HDL generieren, um Gleitkomma-Einheiten mit benutzerdefinierter Zielfrequenz in Altera Arria 10 einzuspielen

Latest Releases

R2016b (Version 3.9) - 14 Sep 2016

Version 3.9 aus Release 2016b enthält die folgenden Erweiterungen:

  • Native Gleitkommaünterstützung: Zielunabhängigen synthetisierbaren RTL-Code aus Gleitkommamodellen mit einfacher Genauigkeit generieren
  • Adaptives Pipelining: Synthesetool und Zieltaktfrequenz für das automatische Einfügen von Pipelinestufen und Taktausgleichsstufen bestimmen
  • Logic Analyzer: Zustandsübergänge und Zustände im zeitlichen Verlauf für Simulink-Signale visualisieren, messen und analysieren

Ausführliche Details hierzu finden Sie in den Release Notes.

R2016a (Version 3.8) - 3 Mrz 2016

Version 3.8 aus Release 2016a enthält die folgenden Erweiterungen:

  • Wahl des Simulationsverhaltens für klassisches Simulink oder synchrone Hardware (Synchronous Subsystem Toggle): Anhand eines State-Control-Blocks Aktivierungs- und Wiederherstellungsverhalten für einen sauberen HDL-Code spezifizieren
  • Signalverarbeitung Gigasample per Second (GSPS): Durchsatz von HDL-optimierten FFT- und IFFT-Algorithmen mit Frame-Eingabe erhöhen
  • Hartes Gleitkomma-IP-Targeting: HDL generieren, um Gleitkomma-Einheiten mit benutzerdefinierter Zielfrequenz in Altera Arria 10 einzuspielen
  • Verbesserungen der Ressourcenfreigabe: Multiplikatoren freigeben und zu Operationen mit verschiedenen Datentypen gelangen
  • Schnellere Testbench-Generierung und HDL-Simulation: Mit HDL-Verifier SystemVerilog-DPI-Testbenches für große Datensätze generieren

Ausführliche Details hierzu finden Sie in den Release Notes.

R2015aSP1 (Version 3.6.1) - 14 Okt 2015

Version 3.6.1 aus Release 2015aSP1 enthält Fehlerbehebungen.

Ausführliche Details hierzu finden Sie in den Release Notes.

R2015b (Version 3.7) - 3 Sep 2015

Version 3.7 aus Release 2015b enthält die folgenden Erweiterungen:

  • Veränderliche Parameter: Abbilden auf AXI4-Schnittstellen, um die Parameteränderung während der Laufzeitdurch integrierte Software auf dem ARM-Prozessor zu ermöglichen
  • Erweiterte Busunterstützung: Generieren von HDL für enabled und getriggerte Subsysteme mit Buseingang und für Blackboxes mit Bus-E/A
  • Verbesserung der Ergebnisqualität: Breiteres und effizienteres Streamen und Freigeben von Ressourcen
  • Modellargumente: Parametrieren von Modellreferenzblockinstanzen
  • End-to-End-Skripterstellung von Entwurf bis hin zu IP Core Generation, FPGA Turnkey und generischen ASIC/FPGA-Workflows

Ausführliche Details hierzu finden Sie in den Release Notes.

R2015a (Version 3.6) - 5 Mrz 2015

Version 3.6 aus Release 2015a enthält die folgenden Erweiterungen:

  • Unterstützung von Mac OS X-Plattform
  • Schätzung von kritischen Pfaden ohne Ausführung von Synthese
  • AXI4-Stream-Schnittstellenerzeugung für Xilinx Zynq IP-Kern
  • Benutzerdefinierter Referenzentwurf und benutzerdefinierte Unterstützung für SoC-Platine
  • Lokalisierte Kontrolle durch Pragmas für Pipelining, Loop-Streaming und Loop-Abwicklung in MATLAB-Code
  • Unterstützung von Bildverarbeitung, Video und Designs für maschinelles Sehen in der neuen Vision HDL Toolbox

Ausführliche Details hierzu finden Sie in den Release Notes.

R2014b (Version 3.5) - 2 Okt 2014

Version 3.5 aus Release 2014b enthält die folgenden Erweiterungen:

  • Pipeline-Stufen mit Taktfrequenz zur Zeitplanoptimierung bei Multizykluspfaden
  • Unterstützung für Xilinx Vivado
  • IP-Core-Generation für Altera SoC-Plattformen
  • Integration von benutzerdefiniertem oder Legacy-HDL-Code in den MATLAB-zu-HDL-Workflow

Ausführliche Details hierzu finden Sie in den Release Notes.