Mit Simulink auf den FPGA gebracht: Implementierung und Verifikation von Algorithmen auf digitaler Hardware
Sind Ihre aktuellen Entwicklungszeiten für FPGAs zu lang? Werden Fehler spät entdeckt und ist deren Behebung kostspielig?
In diesem Webinar zeigen wir Ihnen, wie Sie mit Simulink automatische HDL Codegenerierung und integrierte Verifikation auf HDL- und FPGA-Ebene einsetzen können, um die Entwicklungszyklen von FPGAs zu beschleunigen und kostspielige Fehlerbehebungen zu vermeiden. Die in Simulink entworfenen Algorithmen können automatisiert in HDL übersetzt und auf FPGAs getestet bzw. in FPGAs und ASICs implementiert werden. Zudem lassen sich Testumgebungen, die im Zuge des Algorithmen-Entwurfs in Simulink aufgebaut werden, für die Verifikation auf HDL- oder FPGA-Ebene wiederverwenden.
Weiterhin werden die neuesten Funktionalitäten von HDL Coder vorgestellt. Diese ermöglichen es, schnell aus Simulink Modellen, MATLAB Code oder Stateflow Diagrammen effizienten und synthetisierbaren VHDL oder Verilog® Code zu erzeugen.
Themen:
- Modellbasierter Entwurf für die Hardwareimplementierung
- Konvertierung in Festkommadarstellung
- Automatische HDL Codegenerierung
- Verifikation durch HDL Co-Simulation und FPGA-in-the-Loop Simulation
Aufgezeichnet: 7 Jul 2015
Ausgewähltes Produkt
HDL Coder
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