ASIC Testbench for HDL Verifier est un module complémentaire qui permet à HDL Verifier de générer des composants de test et des modèles de vérification depuis MATLAB ou Simulink, dans des environnements UVM (Universal Verification Methodology) ou SystemVerilog. Ces modèles s'exécutent nativement dans les simulateurs HDL tels que Siemens® Questa™, Cadence® Xcelium™, Synopsys® VCS® et AMD® Vivado® via l'interface de programmation directe (DPI) SystemVerilog.
- Générez des composants DPI depuis MATLAB et Simulink.
- Créez des composants ou des environnements UVM depuis MATLAB et Simulink.
- Exportez des modèles au niveau transactionnel compatibles avec SystemC™ TLM à partir de Simulink.
Produire des composants SystemVerilog DPI
Générez des composants SystemVerilog DPI à partir de fonctions MATLAB ou de sous-systèmes Simulink pour les utiliser dans des environnements de vérification fonctionnelle tels que Synopsys VCS, Cadence Xcelium, Siemens ModelSim™ ou Questa, et AMD Vivado Simulator.
Générer des environnements UVM
Exportez des composants de vérification UVM ou des environnements de vérification complets de Simulink vers les simulateurs Questa, Xcelium et VCS. Générez des séquences, scoreboards et prédicteurs UVM, puis intégrez-les à des test benches de production.
Générer des modèles au niveau transactionnel compatibles avec SystemC TLM 2.0
Construisez des modèles de prototypes virtuels SystemC à l'aide d'interfaces TLM 2.0 pour les utiliser lors de simulations de plateformes virtuelles. Utilisez le générateur TLM pour produire des fichiers IP-XACT avec des informations de mapping entre Simulink et les composants TLM générés.
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