FPGA-in-th​e-Loopを使いF​PGAでテストした出​力の値がSimuli​nkモデルと一致しな​い

Simulinkでsubsystem１のモデルを作成した。その後、subsystem１のHDLコードをHDL Coderで生成し、FPGA-in-the-Loopを使いFPGAに実装した。Subsystem2のブロックとなる。しかし、Subsystem2の出力(out1,simout3)のサンプル時間が違い、subsystem１の出力(out1,simout)と異なる値となった。

どうすれば解決できますか？

subsystem１の中には、IFFT HDL OptimizedとComplex to Real-ImagとUpsampleがある。

また入力は[0 1+1j 1-1j -1+1j 0 0 0 0 ]の出力データ型fixdt(1,4,1)である（Constant2）。それをシリアルに変換して入力している (Serializer1D1) 。

FPGAのボードは10M50DAF484C6GESである。

図１ subsystem１とsubsystem２を比較するためのモデル

図２ subsystem１のモデル

図３　ブロックのサンプル時間

図４　subsystem２の出力(上)subsystem１の出力(下)

Answer 1

[Atsushi Matsumoto]

FPGA-in-the-Loopモデルを生成するのはHDLワークフローアドバイザーではなく、filWizardで行いましたか？

前者を使うとご報告頂いたような状況にはならないと思います。

&nbsp

FILブロックのパラメータを以下のように設定してみて下さい。&nbsp

MainタブのOverclocking factor: 8&nbsp

Signal AttributesタブのOutputのSample Time: 0.0015625

[Atsushi Matsumoto]

HDLワークフローアドバイザーの起動方法ですが、HDL生成対象のサブシステムを右クリックし、メニューから[HDLコード]の[HDLワークフローアドバイザー]を選択します。

ワークフローで[FPGA-in-the-Loop]を選択して、タスクを実行していくとFILモデルを自動生成することができます。

[outernet]

解決しました。 ありがとうございます。