HDL Verifier

Tester et vérifier du code Verilog et VHDL avec des simulateurs HDL et des cartes FPGA

 

HDL Verifier™ vous permet de tester et de vérifier des designs Verilog® et VHDL® pour des FPGA, ASIC et SoC. Vous pouvez vérifier du code RTL sur des test benches exécutés dans MATLAB® ou Simulink® en utilisant la cosimulation avec un simulateur HDL. Ces mêmes test benches peuvent être utilisés avec des cartes de développement FPGA et SoC pour vérifier les implémentations HDL sur le hardware.

HDL Verifier offre des outils pour le débogage et le test des implémentations FPGA sur cartes Xilinx® et Intel®. Vous pouvez utiliser MATLAB pour écrire et lire des registres mappés en mémoire afin de tester vos designs sur le hardware. Vous pouvez insérer des sondes dans le design et définir des conditions de déclenchement afin de réaliser des chargements de signaux internes dans MATLAB pour visualisation et analyse.

HDL Verifier génère des modèles de vérification utilisables dans des test benches RTL, y compris les test benches UVM (Universal Verification Methodology). Ces modèles s'exécutent nativement dans les simulateurs qui supportent l'interface SystemVerilog DPI (Direct Programming Interface).

En savoir plus:

Cosimulation HDL

Vérifiez vos implémentations de code HDL vis à vis des algorithmes MATLAB et des modèles Simulink.

Débogage et vérification des designs système

Utilisez des test benches système et des modèles de référence dans MATLAB et Simulink pour vérifier que votre code Verilog ou VHDL est conforme aux spécifications fonctionnelles. Vérifiez vos designs en utilisant MATLAB ou Simulink avec les simulateurs Cadence® Incisive® et Xcelium™ ou les simulateurs Mentor Graphics® ModelSim® et Questa®.

Vérification des modèles Simulink avec la cosimulation HDL.

Intégration de code HDL existant

Incorporez du code HDL existant ou tiers dans vos algorithmes MATLAB ou vos modèles Simulink pour la simulation au niveau système. Utilisez le Cosimulation Wizard pour importer automatiquement le code Verilog ou VHDL et vous connecter aux simulateurs HDL de Mentor Graphics ou de Cadence.

Importer du code VHDL ou Verilog à l'aide du Cosimulation Wizard.

Mesure de couverture de code HDL

Évaluez et affinez les test benches dans Simulink en utilisant des outils d'analyse de couverture de code et des débogueurs de code source interactifs dans les simulateurs HDL de Mentor Graphics et de Cadence. Exécutez des tests interactifs ou créez des scripts pour la simulation en mode batch.

Génération de statistiques de couverture de code avec la cosimulation.

Génération de composants UVM et SystemVerilog

Exportez les algorithmes MATLAB ou modèles Simulink vers des environnements de vérification HDL, tels que ceux offerts par Synopsys®, Cadence ou Mentor Graphics.

Génération de composants UVM

Générez des test benches UVM (Universal Verification Methodology) complets à partir des modèles Simulink. Générez des composants de vérification tels que des séquences UVM, des scoreboards et des DUT (designs-under-test) et intégrez-les dans les test benches de production.

Environnement UVM pour la vérification fonctionnelle.

Génération de composants SystemVerilog DPI

Générez des composants SystemVerilog DPI à partir de fonctions MATLAB ou de sous-systèmes Simulink en tant que modèles comportementaux utilisables dans des environnements de vérification fonctionnelle, tels que Synopsys VCS®, Cadence Incisive ou Xcelium, ou encore Mentor Graphics ModelSim ou Questa. 

Génération de composants SystemVerilog.

Assertions SystemVerilog

Générez des assertions SystemVerilog natives à partir des assertions de votre modèle Simulink. Utilisez les assertions générées pour garantir une validation cohérente du comportement du design dans Simulink et votre environnement de vérification de production.

Générer du code à partir d'un bloc d'assertion.

Vérification de l’implémentation hardware

Déboguez et vérifiez les algorithmes sur des cartes FPGA connectées à vos environnements de test MATLAB ou Simulink.

Tests FPGA-in-the-loop

Utilisez des test benches système exécutés dans MATLAB ou Simulink pour tester le code HDL implémenté sur des cartes FPGA. Connectez automatiquement votre ordinateur hôte aux cartes FPGA Xilinx, Intel® et Microsemi® via Ethernet, JTAG ou PCI Express®.

Vérification FPGA-in-the-Loop sur des cartes FPGA.  

Capture des données FPGA

Capturez les signaux haute fréquence du design sur un FPGA et chargez-les automatiquement dans MATLAB pour visualisation et analyse. Analysez les signaux tout au long de votre design pour vérifier le comportement attendu ou étudier les anomalies.

Capture des signaux et chargement des données dans MATLAB pour analyse.

Accès mémoire en lecture/écriture

Accédez aux emplacements mémoire de la carte depuis MATLAB via JTAG, Ethernet ou PCI Express en insérant une IP MathWorks dans le design FPGA. Testez les algorithmes FPGA grâce à l’accès en lecture/écriture aux registres AXI et transférez des fichiers de signaux ou d'images de grande taille entre MATLAB et les emplacements mémoire de la carte.

Accès aux emplacements mémoire de la carte depuis MATLAB.

Intégration avec HDL Coder

Automatisez les tâches de vérification HDL en utilisant HDL Verifier avec HDL Coder™.

Automatisation de la cosimulation HDL

Réalisez une vérification automatisée du code Verilog ou VHDL généré par HDL Coder directement depuis l'outil HDL Workflow Advisor.

Génération d'un modèle de cosimulation HDL avec HDL Workflow Advisor.

Automatisation des tests FPGA

Effectuez la vérification de l'implémentation hardware à partir de test benches MATLAB ou Simulink en générant des bitstreams FPGA grâce à l'intégration avec les outils de développement Xilinx, Intel et Microsemi. Ajoutez des points de test aux modèles Simulink pour capturer les signaux et les charger dans MATLAB pour visualisation et analyse.

Génération d'un modèle FPGA-in-the-Loop avec HDL Workflow Advisor.

Test bench SystemVerilog DPI

Générez un test bench SystemVerilog à partir d'un modèle Simulink lors de la génération du code HDL. Vérifiez le code Verilog ou VHDL généré à l'aide du test bench avec des simulateurs HDL, tels que Synopsys VCS, Cadence Incisive ou Xcelium, Mentor Graphics ModelSim ou Questa, ou encore Xilinx Vivado.

Génération de composants DPI avec HDL Coder.

Génération TLM 2.0

Générez des modèles de niveau transactionnel compatibles IEEE® 1666 SystemC™ TLM 2.0 à partir de Simulink.

Prototypes virtuels

Générez des modèles de prototype virtuel SystemC avec des interfaces TLM 2.0 pour utilisation dans des simulations de plateformes virtuelles.

Création d'exécutables de plateforme virtuelle à partir de modèles Simulink.

Support d'IP-XACT

Personnalisez les interfaces TLM des composants que vous générez en important des fichiers XML IP-XACT™. Utilisez le générateur TLM pour produire des fichiers IP-XACT avec les informations de mapping requises entre Simulink et les composants TLM générés.

Génération de fichiers IP-XACT à partir de modèles Simulink.

Nouveautés

Support de la méthodologie UVM (Universal Verification Methodology)

générez automatiquement des composants UVM à partir de modèles Simulink, afin de les utiliser dans des environnements de vérification.

Capture des données FPGA

capturez des signaux avec une plus grande flexibilité en utilisant des opérateurs de comparaison lorsque vous définissez les déclencheurs.

Consultez les notes de version pour en savoir plus sur ces fonctionnalités et les fonctions correspondantes.

Version d’évaluation

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