HDL Verifier vous permet de réutiliser votre environnement de design au niveau système dans votre environnement de design HDL. Vous pouvez tester et vérifier les designs RTL par rapport aux modèles de référence dans MATLAB et Simulink, débugger les designs dans les simulateurs ou sur du hardware et générer des test benches et des IP de vérification.
Avec HDL Verifier, vous pouvez vérifier les design FPGA, ASIC et SoC à l'aide de test benches exécutés dans MATLAB et Simulink avec des designs RTL exécutés dans votre simulateur HDL. Vous pouvez réutiliser ces test benches avec les cartes de développement FPGA AMD®, Altera® et Microchip, pour vérifier les implémentations matérielles et sonder les signaux internes pour débugger les designs. Vous pouvez également générer des composants UVM (Universal Verification Methodology) à partir de MATLAB et Simulink pour les utiliser dans votre environnement de vérification SystemVerilog. Toutes ces fonctionnalités sont compatibles avec le code HDL existant et le code généré par HDL Coder.
Vérification RTL des ASIC et des FPGA
Vérifiez le code HDL avec les test benches MATLAB et Simulink via la cosimulation avec les simulateurs Cadence®, Synopsis®, Siemens® et AMD®. Générez des test benches pour les environnements de vérification SystemVerilog.
Vérification basée sur la simulation
Vérifiez le code HDL en utilisant les modèles MATLAB et Simulink comme test benches. Incorporez du code HDL existant dans des simulations système grâce à la cosimulation avec des simulateurs HDL Xcelium™, VCS®, Questa et Vivado.
Vérification assistée par hardware
Connectez automatiquement votre ordinateur hôte aux cartes FPGA AMD, Altera et Microchip pour vérifier l'implémentation à l'aide des test benches MATLAB et Simulink. Sondez les signaux internes dans les designs pour le débuggage du matériel.
Design et vérification de signaux mixtes
Pour évaluer la manière dont un design testé interagit avec les circuits analogiques, créez des modèles comportementaux en remplacement des fonctionnalités analogiques en générant du code SystemVerilog DPI-C à partir de modèles analogiques ou à signaux mixtes de Simscape™, SerDes Toolbox™ ou Mixed-Signal Blockset™.
Exemples (SerDes Toolbox, Mixed-Signal Blockset)
Générer des test benches RTL
Utilisez ASIC Testbench pour générer des composants DPI de SystemVerilog à partir des fonctions MATLAB ou des sous-systèmes Simulink pour une utilisation dans des environnements de vérification fonctionnelle, notamment VCS, Xcelium, Questa et Vivado.
MATLAB : Documentation | Exemples
Simulink : Documentation | Exemples
Générer des environnements UVM
Utilisez ASIC Testbench pour générer des test benches complets UVM (Universal Verification Methodology) pour les simulateurs HDL de MATLAB et Simulink. Générez des test benches entièrement fonctionnels pour le framework UVM (UVMF).
Débugger sur des cartes de développement
Capturez des signaux à grande vitesse à partir de designs s'exécutant sur un FPGA et chargez-les automatiquement dans MATLAB pour les visualiser et les analyser. Utilisez l’application Logic Analyzer pour explorer les signaux tout au long de votre design lors de la vérification du comportement attendu ou de l’examen des anomalies.
Générer des modèles au niveau transactionnel compatibles avec SystemC TLM 2.0
Utilisez le module ASIC Testbench pour générer des modèles de prototypes virtuels SystemC avec des interfaces TLM 2.0 pour des simulations de plateformes virtuelles. Utilisez la génération TLM pour produire des fichiers IP-XACT avec des informations de mapping entre Simulink et les composants TLM générés.
Ressources liées au produit :
Allegro MicroSystems utilise l’approche « Shift Left » pour la vérification des circuits intégrés, réduisant ainsi le temps de vérification des circuits intégrés/ASIC et permettant la collaboration entre les ingénieurs en vérification de design et les concepteurs de systèmes.
