HDL Verifier

Tester et vérifier du code Verilog et VHDL avec des simulateurs HDL et des cartes FPGA

HDL Verifier vous permet de tester et vérifier des designs VHDL^® et Verilog^® pour FPGA, ASIC et SoC. Vous pouvez vérifier le RTL avec des tests benches s'exécutant dans MATLAB ou Simulink en utilisant la cosimulation avec Siemens^® Questa™ ou ModelSim™, Cadence^® Xcelium^® Synopsys^® VCS^® et le simulateur AMD^® Vivado^®. Vous pouvez réutiliser ces mêmes test benches avec des cartes de développement FPGA afin de vérifier les implémentations hardware.

HDL Verifier génère des modèles de vérification SystemVerilog pour les test benches RTL et les environnements UVM (Universal Verification Methodology) complets. Ces modèles s'exécutent nativement dans les simulateurs Questa, Xcelium, VCS et Vivado via l'interface SystemVerilog Direct Programming Interface (DPI).

HDL Verifier propose des outils pour le débuggage et le test des implémentations sur des cartes AMD, Intel^® et Microchip depuis MATLAB. Vous pouvez insérer des sondes dans des designs et définir des conditions de déclenchement pour charger des signaux internes dans MATLAB à des fins de visualisation et d'analyse.

Vérification RTL

Vérifiez du code HDL pour les ASIC ou FPGA en utilisant un test bench MATLAB et Simulink et la cosimulation avec des simulateurs HDL. Générez des tests benches SystemVerilog pour les environnements de vérification utilisés dans les tests au niveau de l'unité ou de la puce.

Améliorer la vérification RTL en se connectant à MATLAB (41:03)

Documentation | Exemples

Prototypage, vérifications et tests FPGA

Réalisez des vérifications hardware sur des cartes de développement FPGA avec des tests FPGA-in-the-Loop. Sondez les signaux internes dans les designs pour le débuggage hardware et les tests de contrôle depuis MATLAB.

Documentation | Exemples

Cosimulation HDL

Vérifiez du code HDL en utilisant MATLAB et Simulink comme test bench. Incorporez du code HDL existant dans des simulations système grâce à la cosimulation avec des simulateurs HDL, notamment ModelSim et Questa, Xcelium et le simulateur Vivado.

Documentation | Exemples

FPGA-in-the-Loop

Utilisez des test benches MATLAB et Simulink pour tester des implémentations HDL s'exécutant sur des cartes FPGA. Connectez automatiquement votre ordinateur hôte aux cartes FPGA AMD, Intel et Microchip via Ethernet, JTAG ou PCI Express^®.

Documentation | Exemples

Générer un composant SystemVerilog DPI

Utilisez ASIC Testbench pour générer des composants SystemVerilog DPI à partir de fonctions MATLAB ou de sous-systèmes Simulink afin de vous en servir dans des environnements de vérification fonctionnelle tels que VCS, Xcelium et ModelSim ou Questa.

MATLAB : Documentation | Exemples

Simulink : Documentation | Exemples

Générer des environnements UVM

Utilisez ASIC Testbench pour générer des test benches UVM (Universal Verification Methodology) à partir de modèles Simulink. Générez des séquences, des scoreboards et des prédicteurs UVM, puis intégrez-les à des test benches de production basés sur Questa, Xcelium, VCS ou le simulateur Vivado.

Documentation | Exemples

Capture de données FPGA

Capturez des signaux à grande vitesse à partir de designs s'exécutant sur un FPGA et chargez-les automatiquement dans MATLAB pour les visualiser et les analyser. Analysez les signaux tout au long de votre design pour vérifier le comportement attendu ou examiner les anomalies.

Documentation | Exemples

AXI Manager

Accédez à la mémoire embarquée depuis MATLAB et Simulink via JTAG, Ethernet ou PCI Express. Testez des algorithmes FPGA via l'accès en lecture ou en écriture aux registres AXI4 et transférez des fichiers volumineux d'images ou de signaux entre MATLAB et Simulink et les emplacements de mémoires embarquées.

Documentation | Exemples (AMD, Intel)

Diagramme montrant la génération d'un composant TLM, d'un test bench de composant TLM et de vecteurs de test à partir d'un modèle Simulink.

Générer des modèles au niveau transactionnel compatibles avec SystemC TLM 2.0

Utilisez le module ASIC Testbench pour générer des modèles de prototypes virtuels SystemC avec des interfaces TLM 2.0 pour des simulations de plateformes virtuelles. Utilisez le générateur TLM pour produire des fichiers IP-XACT avec des informations de mapping entre Simulink et les composants TLM générés.

Documentation | Exemples

Ressources liées au produit :

Documentation Exemples Vidéos Configuration requise Notes de version Outils et hardware EDA supportés

« Simulink nous permet de réduire de moitié le temps que nous dédions à la production manuelle de test benches, de séquences de test et de scoreboards UVM, nous laissant ainsi plus de temps pour nous concentrer sur l'application et innover. Nos ASIC destinés aux applications automobiles s'appuient sur la méthode UVM pour la vérification de la production, et MATLAB et Simulink simplifient la tâche fastidieuse que représente le développement des algorithmes de ces équipements. »

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