Import HDL for Cosimulation with Simulink
Simulink® is used widely for system-level simulation and early verification in FPGA and ASIC design projects. Many of these projects have blocks and subsystems that have already been written in VHDL® or Verilog®. HDL Verifier™ can import this handwritten or reused code into a cosimulation block that connects Simulink to an HDL simulator from Mentor® or Cadence®.
This video demonstrates the workflow for importing VHDL for a CORDIC function that will simulate in Mentor Questa® connected to the test environment in Simulink. It also details how to specify data types and sample time mapping for accurate and efficient cosimulation.
Published: 25 May 2017
Featured Product
HDL Verifier
Sélectionner un site web
Choisissez un site web pour accéder au contenu traduit dans votre langue (lorsqu'il est disponible) et voir les événements et les offres locales. D’après votre position, nous vous recommandons de sélectionner la région suivante : .
Vous pouvez également sélectionner un site web dans la liste suivante :
Comment optimiser les performances du site
Pour optimiser les performances du site, sélectionnez la région Chine (en chinois ou en anglais). Les sites de MathWorks pour les autres pays ne sont pas optimisés pour les visites provenant de votre région.
Amériques
- América Latina (Español)
- Canada (English)
- United States (English)
Europe
- Belgium (English)
- Denmark (English)
- Deutschland (Deutsch)
- España (Español)
- Finland (English)
- France (Français)
- Ireland (English)
- Italia (Italiano)
- Luxembourg (English)
- Netherlands (English)
- Norway (English)
- Österreich (Deutsch)
- Portugal (English)
- Sweden (English)
- Switzerland
- United Kingdom (English)
Asie-Pacifique
- Australia (English)
- India (English)
- New Zealand (English)
- 中国
- 日本Japanese (日本語)
- 한국Korean (한국어)