Simulink Design Verifier
Identifizieren von Design-Fehlern, Nachweisen der Einhaltung von Anforderungen und Generieren von Tests
Simulink Design Verifier™ verwendet formale Methoden, um versteckte Design-Fehler in Modellen zu identifizieren. Er erkennt Blöcke im Modell, die zu Integerüberlauf, toter Logik, Array-Zugriffsverletzungen und Division durch Null führen. Er kann formal verifizieren, dass das Design funktionale Anforderungen erfüllt. Für jeden Design-Fehler und jeden Verstoß gegen Anforderungen generiert er einen Simulationstestfall für das Debugging.
Simulink Design Verifier generiert Testfälle für die Modellabdeckung und benutzerdefinierte Ziele zur Erweiterung vorhandener, auf Anforderungen basierender Testfälle. Diese Testfälle treiben Ihr Modell an, um die Abdeckungsziele Bedingung, Entscheidung, geänderte Bedingung/Entscheidung (modified condition/decision, MCDC) und benutzerdefinierte Abdeckungsziele zu erreichen. Zusätzlich zu den Abdeckungszielen können Sie benutzerdefinierte Testziele angeben, um automatisch anforderungsbasierte Testfälle zu generieren.
Die Unterstützung von Branchenstandards ist erhältlich über IEC Certification Kit (für IEC 61508 und ISO 26262) und DO Qualification Kit(für DO-178).
Jetzt Loslegen:
Laufzeit- und Diagnosefehler
Vor der Ausführung von Simulationen können Sie Laufzeitfehler und Modellierungsfehler erkennen, einschließlich Integer-Überlauf, Division durch null, Arrays außerhalb des gültigen Bereichs, subnormale Werte und Gleitkommafehler sowie Datengültigkeitsfehler.
Tote Logik
Finden Sie Objekte in Ihrem Modell, die während der Simulation und Ausführung des generierten Codes nicht aktiviert werden können. |
Anzeigen toter Logik in Ihren Modellen.
Testfälle zur Erhöhung der Abdeckung
Ergänzen und erweitern Sie vorhandene manuell erstellte Testfälle als Abhilfe gegen eine unvollständige Modellabdeckung. |
Anforderungsbasierte Testfälle
Generieren Sie Testfälle aus Systemanforderungsmodellen.
Testfälle für C/C++-Code
Generieren Sie Testfälle, um die Abdeckung des generierten Codes und des C/C++-Codes zu erhöhen, der von Simulink®-Blöcken und in Stateflow®-Diagrammen aufgerufen wird.
Generieren von Tests für Modelle, die C-Code aufrufen.
Sicherheitsanforderungen
Verifizieren Sie, dass Ihr Design sich gemäß formal definierten Sicherheitsanforderungen verhält, die Sie mit MATLAB®, Simulink und Stateflow ausdrücken.
Beschreiben von Anforderungen mit Simulink.
Vereinfachen von Modellen für die Bereitstellung
Nachdem Sie Ihr Master-Variantenmodell vollständig validiert haben, verwenden Sie den Variant Reducer, um ein reduziertes Modell für eine Teilmenge gültiger Konfigurationen zu generieren. Alle zugehörigen Dateien und Variablenabhängigkeiten werden ebenfalls reduziert. Die reduzierten Artefakte werden in einem separaten Ordner paketiert, um leicht bereitgestellt und an Kunden und Partner weitergegeben werden zu können.
Erstellen eines reduzierten Modells.
Verbesserte Berichterstattung für tote Logik
Ansicht möglicher Ursachen für tote Logikim Results Inspector Fenster, einschließlich von Umgehungen und bedingter Ausführung
Parallele Validierung von Testfällen
Nutzung von Parallelisierung zum Validieren von Testfällen oder Gegenbeispielen
Unterstützung von Buselement
Analyse von Top-Level-Modellen mit „In Bus Element“ oder „Out Bus Element“ Blöcken
Instanzspezifische Parameter
Analyse von Modellen, die zur Nutzung instanzspezifischer Parameter für referenzierte Modelle konfiguriert wurden
Prüfungen auf Inputbereich-Designfehler
Feststellungen von Verletzungen des Eingabebereiches für mehrere Arten von Lookup-Table-Blöcken, Multiport-Switch-Blöcken und CORDIC-konfigurierten Blöcken trigonometrischer Funktionen
Begründungen im Hinblick auf Designfehler
Erstellen von Filter- und Begründungsregeln für Designfehlerprüfungen nach der Analyse für iterative Workflows
Details zu diesen Merkmalen und den zugehörigen Funktionen finden Sie in den Versionshinweisen.
