Simulink Design Verifier ermittelt mit formalen Methoden versteckte Entwurfsfehler in Modellen. Das Tool erkennt Vorgänge in Modellen, die zu Laufzeitfehlern und unerwünschtem Verhalten führen, wie z. B. Ganzzahlüberläufe, tote Logik, Array-Zugriffsverletzungen und Divisionen durch null. Die Analyse wird auf CPU-Kerne verteilt, um die Ergebnisse für komplexe Modelle zu beschleunigen.
Simulink Design Verifier führt eine formale Verifikation durch, um zu beweisen, dass die Entwürfe funktionale Anforderungen erfüllen und keine Sicherheitsanforderungen verletzen. Außerdem verifiziert die formale Analyse die Anforderungen bezüglich Konsistenz und Vollständigkeit. Bei jedem Entwurfsfehler bzw. Verstoß gegen Anforderungen wird von der Software ein Simulationstestfall zur Fehlerbehebung generiert.
Mithilfe von Simulink Design Verifier können Sie automatisch Testvektoren generieren, um Modell- und Codeabdeckung zu erzielen. Diese Testvektoren steuern Ihr Modell, um Entscheidungs-, Bedingungs- sowie modifizierte Bedingungs-/Entscheidungs-Abdeckungsmetriken (MC/DC) zu erzielen.
Die Unterstützung von Branchenstandards ist möglich über das IEC Certification Kit (für IEC 61508 und ISO 26262) und das DO Qualification Kit (für DO-178 und DO-254).
Anforderungen validieren
Prüfen Sie vor dem Implementieren Ihres Entwurfs die Konsistenz und Vollständigkeit der modellierten Anforderungen.
Erkennung von Laufzeit- und Diagnosefehlern
Vor der Ausführung von Simulationen können Sie potenzielle Laufzeit- und Modellierungsfehler wie Ganzzahlüberläufe, Divisionen durch null und Array-Zugriffsverletzungen, subnormale Werte, andere Gleitkommafehler sowie Datengültigkeitsfehler erkennen. Nutzen Sie Defect Checker, um schnell, gezielt und interaktiv auf Fehler zu überprüfen.
Erkennung von toter Logik
Finden Sie Modell-Logik, die bei Simulation und Ausführung des generierten Codes nicht aktiviert werden kann. Eine derartige Logik ist nicht testbar und weist häufig auf einen logischen Fehler hin. Überprüfen Sie die Analyseergebnisse und verfolgen Sie wahrscheinliche Grundursachen, um diese tote Logik vor der Implementierung zu entfernen.
Analyse fehlender Testabdeckung
Generieren Sie automatisch Testvektoren, um vorhandene, manuell erstellte Testfälle zu ergänzen und zu erweitern. Verwenden Sie erweiterte Testfälle, um eine unvollständige Modellabdeckung und eine unvollständige Abdeckung von Aufrufen von C/C++ Code aus Simulink-Blöcken und Stateflow-Diagrammen zu beheben.
Verifikation formaler Sicherheitsanforderungen
Verifizieren Sie, dass sich Ihr Entwurf gemäß formal definierter Sicherheitsanforderungen verhält, die Sie mit MATLAB, Simulink und Stateflow formulieren.
Aufbau anforderungsbasierter Testfälle
Generieren Sie Testfälle aus Modellen von Systemanforderungen.
Durchführen von Back-to-Back-Tests
Vergleichen Sie die Ergebnisse von Modellsimulationen mit denen von SIL- oder PIL-Simulationen auf Basis des generierten Codes, um die Äquivalenz zu verifizieren bzw. Unterschiede noch vor der Bereitstellung aufzudecken.
Generieren von Code-Abdeckungstests
Generieren Sie Testvektoren, um generierten C/C++ Code auszuführen. Überprüfen Sie im Anschluss die Abdeckungsergebnisse und ermitteln Sie Lücken, die sich allein aus der Modellabdeckung nicht aufzeigen lassen.
Produktressourcen:
„Weil wir Anforderungen schnell analysieren, Entwürfe vorheriger Produkte wiederverwenden und manuelle Programmierfehler ausschalten konnten, hat Model-Based Design die Entwicklungsdauer verkürzt und uns straffere Zeitpläne ermöglicht, durch wir die Bedürfnisse unserer Kunden erfüllen können.“
Häufig gestellte Fragen zu Simulink Design Verifier – Häufig gestellte Fragen
Der Simulink Design Verifier verwendet formale Methoden, um versteckte Entwurfsfehler in Modellen zu identifizieren, zu überprüfen, ob Entwürfe funktionale Anforderungen erfüllen, und Testfälle für Modellabdeckung und benutzerdefinierte Ziele zu erzeugen.
Dazu gehören Blöcke, die Ganzzahlüberläufe, Dead Logic, Arrayzugriffsverletzungen, Divisionen durch Null, subnormale Werte, Gleitpunktfehler und Datenvaliditätsfehler verursachen.
Tote Logik bezeichnet Objekte in Ihrem Modell, die während der Simulation und der Ausführung des generierten Codes nicht aktiviert werden können. Simulink Design Verifier identifiziert diese inaktiven Komponenten während der formalen Analyse.
Es generiert automatisch Testfälle, um Ihr Modell so zu steuern, dass Bedingungs-, Entscheidungs-, modifizierte Bedingung/Entscheidung (MCDC)- und benutzerdefinierte Abdeckungsziele erfüllt werden, und kann anforderungsbasierte Testfälle aus Modellen von Systemanforderungen erstellen.
Ja. Es kann formell nachweisen, dass Ihr Entwurf sich entsprechend formell definierten Sicherheitsanforderungen verhält, die mit MATLAB, Simulink und Stateflow ausgedrückt sind, und für jeden Entwurfsfehler oder jede Anforderungsverletzung einen Simulationstestfall zur Fehlerbehebung erzeugen.
Ja. Die Unterstützung von Industriestandards ist über das IEC Certification Kit für ISO 26262 und IEC 61508 sowie über das DO Qualification Kit für DO-178 und DO-254 verfügbar.
Es analysiert fehlende Testabdeckung und ergänzt vorhandene manuell erstellte Testfälle, um unvollständige Modellabdeckung sowie die Abdeckung des generierten Codes und von C/C++-Code, der aus Simulink-Blöcken oder in Stateflow-Diagrammen aufgerufen wird, zu verbessern.
Ja. Es kann modellierte Anforderungen mithilfe der Requirements Table auf Konsistenz und Vollständigkeit prüfen, bevor Sie mit der Implementierung Ihres Entwurfs beginnen.
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