Mit HDL Verifier können Sie Ihre Designumgebung auf Systemebene in Ihrer HDL-Designumgebung wiederverwenden. Sie können RTL-Designs anhand von Golden-Reference-Modellen in MATLAB und Simulink testen und verifizieren, Designs in Simulatoren oder Hardware debuggen und Testbenches und Verifizierungs-IP generieren.
Mit HDL Verifier können Sie FPGA-, ASIC- und SoC-Designs mithilfe von Testbenches überprüfen, die in MATLAB und Simulink mit RTL-Designs ausgeführt werden, die in Ihrem HDL-Simulator ausgeführt werden. Sie können diese Testbenches mit AMD®-, Altera®- und Microchip FPGA-Entwicklungsboards zum Verifizieren von Hardwareimplementierungen und zum Prüfen interner Signale beim Debuggen von Designs wiederverwenden. Sie können auch Universal Verification Methodology (UVM)-Komponenten aus MATLAB und Simulink zur Verwendung in Ihrer SystemVerilog-Verifizierungsumgebung generieren. Alle diese Funktionen sind mit vorhandenem HDL-Code und dem mittels HDL Coder generierten Code kompatibel.
RTL-Verifizierung von ASICs und FPGAs
Verifizieren Sie HDL-Code mit MATLAB- und Simulink-Testbenches durch Co-Simulation mit Simulatoren von Cadence®, Synopsys®, Siemens® und AMD®. Generieren Sie Testbenches für SystemVerilog-Verifizierungsumgebungen.
Simulationsbasierte Verifikation
Verifizieren Sie HDL-Code mithilfe von MATLAB- und Simulink-Modellen als Testbenches. Integrieren Sie älteren HDL-Code in Systemsimulationen durch Co-Simulation mit Xcelium™, VCS®, Questa und Vivado HDL-Simulatoren.
Hardwaregestützte Verifizierung
Verbinden Sie Ihren Host-Computer automatisch mit AMD-, Altera- und Microchip-FPGA-Boards, um die Implementierung mithilfe von MATLAB- und Simulink-Testbenches zu überprüfen. Untersuchen Sie interne Signale in Designs zur Hardwarefehlerbehebung.
Mixed-Signal-Design und -Verifizierung
Um zu bewerten, wie ein zu testendes Design mit analogen Schaltungen interagiert, erstellen Sie Verhaltensmodelle als Ersatz für analoge Funktionalität, indem Sie SystemVerilog DPI-C-Code aus analogen oder Mixed-Signal-Modellen von Simscape™, SerDes Toolbox™ oder Mixed-Signal Blockset™ generieren.
Beispiele (SerDes Toolbox, Mixed-Signal Blockset)
RTL-Testbenches generieren
Verwenden Sie ASIC Testbench, um SystemVerilog DPI-Komponenten aus MATLAB-Funktionen oder Simulink-Subsystemen zu generieren und setzen Sie diese in Umgebungen zur Funktionsüberprüfung ein, einschließlich VCS, Xcelium, Questa und Vivado.
MATLAB: Dokumentation | Beispiele
Simulink: Dokumentation | Beispiele
UVM-Umgebungen generieren
Verwenden Sie ASIC Testbench, um vollständige Universal Verification Methodology (UVM)-Testbenches für HDL-Simulatoren aus MATLAB und Simulink zu generieren. Erstellen Sie voll funktionsfähige Testbenches für das UVM Framework (UVMF).
Debuggen auf Entwicklungsboards
Erfassen Sie Hochgeschwindigkeitssignale von Entwürfen, die auf FPGAs ausgeführt werden, und laden Sie sie automatisch zur Visualisierung und Analyse in MATLAB. Verwenden Sie die Logic Analyzer-App zum Erkunden von Signalen in Ihrem gesamten Design, wenn Sie das erwartete Verhalten überprüfen oder Anomalien untersuchen.
Generieren Sie SystemC TLM 2.0-Modelle auf Transaktionsebene
Generieren Sie mithilfe der ASIC Testbench virtuelle SystemC-Prototypenmodelle mit TLM 2.0-Schnittstellen zur Verwendung in virtuellen Plattformsimulationen. Verwenden Sie die TLM-Generierung, um IP-XACT-Dateien mit Zuordnungsinformationen zwischen Simulink und generierten TLM-Komponenten zu erstellen.
Produktressourcen:
Allegro MicroSystems verlagert die IC-Verifizierung zeitlich nach vorne, verkürzt die IC/ASIC-Verifizierungszeit und ermöglicht die Zusammenarbeit zwischen Design-Verifizierungsingenieuren und Systemdesignern.
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