HDL Verifier

 

HDL Verifier

Testen und Verifizieren von Verilog und VHDL mithilfe von HDL-Simulatoren und FPGA-Boards

RTL-Verifikation

RTL-Verifikation

Verifizieren Sie HDL-Code für ASICs oder FPGAs mit einer MATLAB- und Simulink-Testumgebung mithilfe von Co-Simulation mit HDL-Simulatoren. Generieren Sie SystemVerilog-Testumgebungen für Verifikationsumgebungen, die in Tests auf Unit- oder Chipebene verwendet werden.

FPGA-Prototyping, -Verifikation und -Tests

Führen Sie hardwarebasierte Verifikation auf FPGA-Entwicklungsplatinen mithilfe von FPGA-in-the-Loop-Tests durch. Tasten Sie interne Signale in Entwürfen für Hardware-Debugging und Reglertests über MATLAB ab.

HDL-Co-Simulation

Verifizieren Sie HDL-Code mithilfe von MATLAB oder Simulink als Testumgebung. Binden Sie ältere HDL in Systemsimulationen durch eine Co-Simulation mit HDL-Simulatoren wie ModelSim und Questa, Xcelium und dem Vivado-Simulator ein.

FPGA-in-the-Loop

Verwenden Sie MATLAB- und Simulink-Testumgebungen zum Testen von HDL-Implementierungen, die auf FPGA-Platinen ausgeführt werden. Verbinden Sie Ihren Host-Computer automatisch per Ethernet, JTAG oder PCI Express® mit FPGA-Platinen von AMD, Intel und Microchip.

SystemVerilog DPI generieren

Generieren Sie mithilfe der ASIC Testbench Ihre SystemVerilog DPI-Komponenten aus MATLAB-Funktionen oder Simulink-Subsystemen zur Verwendung in Umgebungen zur Funktionsverifikation wie VCS, Xcelium und ModelSim oder Questa.

UVM-Umgebungen generieren

Generieren Sie mithilfe der ASIC Testbench vollständige Universal Verification Methodology (UVM-)Testumgebungen aus Simulink-Modellen. Generieren Sie UVM-Sequenzen, Scoreboards und Prädiktoren und integrieren Sie sie anschließend in Produktions-Testumgebungen basierend auf Questa, Xcelium, VCS oder dem Vivado-Simulator.

FPGA-Datenerfassung

Erfassen Sie Hochgeschwindigkeitssignale von Entwürfen, die auf FPGAs ausgeführt werden, und laden Sie sie automatisch zur Visualisierung und Analyse in MATLAB. Analysieren Sie Signale in Ihrem gesamten Entwurf, um das erwartete Verhalten zu überprüfen oder Anomalien zu untersuchen.

AXI-Manager

Greifen Sie über MATLAB und Simulink per JTAG, Ethernet oder PCI Express auf integrierte Speicher zu. Testen Sie FPGA-Algorithmen mittels Lese- oder Schreibzugriff auf AXI4-Register und übertragen Sie große Bild- oder Signaldateien zwischen MATLAB und Simulink und integrierten Speicherplätzen.

Dokumentation | Beispiele (AMDIntel)

Generierung von SystemC TLM 2.0 kompatiblen Modellen auf Transaktionsebene

Generieren Sie mithilfe der ASIC Testbench virtuelle SystemC-Prototypenmodelle mit TLM 2.0-Schnittstellen zur Verwendung in virtuellen Plattformsimulationen. Verwenden Sie den TLM-Generator, um IP-XACT-Dateien mit Mapping-Informationen zwischen Simulink und den generierten TLM-Komponenten zu erzeugen.

HDL Verifier

„Simulink ermöglicht es uns, etwa 50% der Zeit einzusparen, die wir für die manuelle Erstellung von UVM-Testumgebungen, Testsequenzen und Scoreboards aufwenden müssen. Dadurch sind wir in der Lage, uns verstärkt auf Anwendungen für bahnbrechende Innovationen zu konzentrieren. Unsere ASICs, die für Anwendungen im Automobilbereich entwickelt werden, verlassen sich bei der Produktionsverifizierung auf UVM – MATLAB und Simulink vereinfachen dabei die einst so mühsame Arbeit bei der Entwicklung entsprechender Algorithmen für diese Geräte.“

Khalid Chishti, Allegro MicroSystems