HDL Verifier

Testen und Verifizieren von Verilog und VHDL mithilfe von HDL-Simulatoren und FPGA-Boards

Mit HDL Verifier™ lassen sich Verilog^®- und VHDL^®-Designs für FPGAs, ASICs und SoCs testen und verifizieren. Mithilfe von Co-Simulationen durch HDL-Simulatoren können Sie RTL mit Testbenches verifizieren, die in MATLAB^® oder Simulink^® ausgeführt werden. Dieselben Testbenches können mit FPGA- und SoC-Entwicklungsboards verwendet werden, um HDL-Implementierungen in der Hardware zu verifizieren.

HDL Verifier generiert dabei SystemVerilog-Verifikationsmodelle zur Verwendung in RTL-Testbenches, einschließlich Universal Verification Methodology (UVM)-Umgebungen. Diese Modelle laufen nativ in Simulatoren von Siemens^®, Cadence^®, Synopsys^® und Xilinx^® über das SystemVerilog Direct Programming Interface (DPI).

Darüber hinaus bietet HDL Verifier auch Tools zum Debuggen und Testen von FPGA-Implementierungen auf Xilinx-, Intel^®- und Microchip-Boards. Dabei ist es mit MATLAB möglich, in Memory-Mapped-Register zu schreiben und aus ihnen zu lesen, um Entwürfe auf Hardware zu testen. Sie können „Trigger-Sonden“ zu Entwürfen hinzufügen und Auslösebedingungen festlegen, um interne Signale in MATLAB zur Visualisierung und Analyse hochzuladen.

Was ist der HDL Verifier?

HDL-Co-Simulation

Verifizieren Sie HDL-Code mithilfe von MATLAB oder Simulink als Testbench. Binden Sie ältere HDL in Systemsimulationen durch eine Co-Simulation mit HDL-Simulatoren wie ModelSim und Questa von Siemens EDA, Cadence Xcelium und dem Xilinx Vivado-Simulator ein.

Dokumentation | Beispiele

Generierung der UVM-Umgebung

Aus Simulink-Modellen lassen sich umfassende Testbenches im Rahmen der Universal Verification Methodology (UVM) generieren. Sie haben damit die Möglichkeit, UVM-Sequenzen, Scoreboards und Prädiktoren zu generieren und diese in Produktions-Testumgebungen einzubinden.

Dokumentation | Beispiele

Generierung von SystemVerilog

Generieren Sie SystemVerilog DPI-Komponenten aus MATLAB-Funktionen oder Simulink-Subsystemen zur Verwendung in Umgebungen zur Funktionsverifizierung wie Synopsys VCS^®, Cadence Xcelium und ModelSim^® oder Questa^® von Siemens EDA.

MATLAB: Dokumentation | Beispiele

Simulink: Dokumentation | Beispiele

FPGA-in-the-Loop

Verwenden Sie MATLAB- oder Simulink-Testbenches, um HDL-Implementierungen zu testen, die für die Ausführung auf FPGA-Boards bestimmt sind. Verbinden Sie den Hostcomputer automatisch per Ethernet, JTAG oder PCI Express^® mit FPGA-Boards von Xilinx, Intel^® und Microchip^®.

Dokumentation | Beispiele

Screenshot des HDL Workflow Advisors, der den von HDL Coder generierten HDL-Code überprüft.

Integration in HDL-Codegenerierung

Führen Sie automatisierte Verifizierungen von HDL-Code durch, der per HDL Coder™ mithilfe einer HDL-Co-Simulation oder FPGA-in-the-Loop-Tests aus dem „HDL Workflow Advisor“-Tool generiert wurde.

Dokumentation | Beispiele

AXI-Manager

Über JTAG, Ethernet oder PCI Express haben Sie die Möglichkeit, von MATLAB oder Simulink aus auf den integrierten Speicher zuzugreifen. Testen Sie FPGA-Algorithmen mittels Lese- oder Schreibzugriff auf AXI-Register und übertragen Sie große Signal- oder Bilddateien zwischen MATLAB oder Simulink und integrierten Speicherplätzen.

Dokumentation | Beispiele (Xilinx, Intel)

FPGA-Datenerfassung

Erfassen Sie Hochgeschwindigkeitssignale von Entwürfen, die auf FPGAs ausgeführt werden, und laden Sie sie automatisch zur Ansicht und Analyse in MATLAB. Analysieren Sie Signale in Ihrem gesamten Entwurf, um das zu erwartende Verhalten zu überprüfen oder Anomalien zu untersuchen.

Dokumentation | Beispiele

Abbildung der Generierung eines Transaction Level Model (TLM).

TLM-Generierung

Generieren Sie virtuelle SystemC-Prototypenmodelle mit TLM 2.0-Schnittstellen zur Verwendung in virtuellen Plattformsimulationen.

Dokumentation | Beispiele

Produktressourcen:

Dokumentation Code-Beispiele Videos Anforderungen Versionshinweise Unterstützte EDA-Tools und Hardware

„Simulink ermöglicht es uns, etwa 50% der Zeit einzusparen, die wir für die manuelle Erstellung von UVM-Testbenches, Testsequenzen und Scoreboards aufwenden müssen, wodurch wir in der Lage sind, uns verstärkt auf Anwendungen für bahnbrechende Innovationen zu konzentrieren. Unsere ASICs, die für Anwendungen im Automobilbereich entwickelt werden, verlassen sich bei der Produktionsverifizierung auf UVM – MATLAB und Simulink vereinfachen dabei die einst so mühsame Arbeit bei der Entwicklung entsprechender Algorithmen für diese Geräte.“
Khalid Chishti, ASIC-Entwicklungsleiter, Allegro MicroSystems