HDL Verifier

 

HDL Verifier

Testen und Verifizieren von Verilog und VHDL mithilfe von HDL-Simulatoren und FPGA-Boards

HDL-Co-Simulation

Verifizieren Sie HDL-Code mithilfe von MATLAB oder Simulink als Testbench. Binden Sie ältere HDL in Systemsimulationen durch eine Co-Simulation mit HDL-Simulatoren wie ModelSim und Questa von Siemens EDA, Cadence Xcelium und dem Xilinx Vivado-Simulator ein.

Generierung der UVM-Umgebung

Aus Simulink-Modellen lassen sich umfassende Testbenches im Rahmen der Universal Verification Methodology (UVM) generieren. Sie haben damit die Möglichkeit, UVM-Sequenzen, Scoreboards und Prädiktoren zu generieren und diese in Produktions-Testumgebungen einzubinden.

Generierung von SystemVerilog

Generieren Sie SystemVerilog DPI-Komponenten aus MATLAB-Funktionen oder Simulink-Subsystemen zur Verwendung in Umgebungen zur Funktionsverifizierung wie Synopsys VCS®, Cadence Xcelium und ModelSim® oder Questa® von Siemens EDA.

FPGA-in-the-Loop

Verwenden Sie MATLAB- oder Simulink-Testbenches, um HDL-Implementierungen zu testen, die für die Ausführung auf FPGA-Boards bestimmt sind. Verbinden Sie den Hostcomputer automatisch per Ethernet, JTAG oder PCI Express® mit FPGA-Boards von Xilinx, Intel® und Microchip®.

Integration in HDL-Codegenerierung

Führen Sie automatisierte Verifizierungen von HDL-Code durch, der per HDL Coder™ mithilfe einer HDL-Co-Simulation oder FPGA-in-the-Loop-Tests aus dem „HDL Workflow Advisor“-Tool generiert wurde.

AXI-Manager

Über JTAG, Ethernet oder PCI Express haben Sie die Möglichkeit, von MATLAB oder Simulink aus auf den integrierten Speicher zuzugreifen. Testen Sie FPGA-Algorithmen mittels Lese- oder Schreibzugriff auf AXI-Register und übertragen Sie große Signal- oder Bilddateien zwischen MATLAB oder Simulink und integrierten Speicherplätzen.

Dokumentation | Beispiele (Xilinx, Intel)

FPGA-Datenerfassung

Erfassen Sie Hochgeschwindigkeitssignale von Entwürfen, die auf FPGAs ausgeführt werden, und laden Sie sie automatisch zur Ansicht und Analyse in MATLAB. Analysieren Sie Signale in Ihrem gesamten Entwurf, um das zu erwartende Verhalten zu überprüfen oder Anomalien zu untersuchen.

TLM-Generierung

Generieren Sie virtuelle SystemC-Prototypenmodelle mit TLM 2.0-Schnittstellen zur Verwendung in virtuellen Plattformsimulationen.

„Simulink ermöglicht es uns, etwa 50% der Zeit einzusparen, die wir für die manuelle Erstellung von UVM-Testbenches, Testsequenzen und Scoreboards aufwenden müssen, wodurch wir in der Lage sind, uns verstärkt auf Anwendungen für bahnbrechende Innovationen zu konzentrieren. Unsere ASICs, die für Anwendungen im Automobilbereich entwickelt werden, verlassen sich bei der Produktionsverifizierung auf UVM – MATLAB und Simulink vereinfachen dabei die einst so mühsame Arbeit bei der Entwicklung entsprechender Algorithmen für diese Geräte.“

Khalid Chishti, ASIC-Entwicklungsleiter, Allegro MicroSystems