Vision HDL Toolbox

 

Vision HDL Toolbox

Concevoir des systèmes de traitement d'images, vidéo et de computer vision pour FPGA et ASIC

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Vision HDL Toolbox™ contient des algorithmes opérant sur des flux streaming de pixel pour la conception et l'implémentation de systèmes de vision sur FPGA et ASIC. La toolbox contient également une infrastructure de design qui supporte différents types d’interfaces, de tailles d'images et de fréquences d'images. Ses algorithmes de traitement d'image, vidéo et de computer vision utilisent une architecture adaptée pour les implémentations HDL.

Les algorithmes de la toolbox ont été conçus pour générer du code lisible, synthétisable en VHDL® et Verilog® (avec HDL Coder™). Le code HDL généré est testé sur FPGA pour des tailles d’images jusqu’à une résolution de 8k et pour des grands débits vidéos.

Les fonctionnalités de la toolbox sont disponibles sous forme de fonctions MATLAB®, System objects™ et de blocs Simulink®.

En savoir plus:

Qu'est-ce que Vision HDL Toolbox ?.
La durée de la vidéo est de 1:43.
Qu'est-ce que Vision HDL Toolbox ?

Exemples de sous-systèmes hardware

Démarrez avec des exemples de sous-systèmes qui illustrent les techniques d'implémentation hardware des algorithmes de traitement de la vision. Tous les exemples sont prêts pour la génération de code Verilog ou VHDL avec HDL Coder.

Conduite autonome

Lancez-vous dans le développement de votre système de conduite autonome avec des sous-systèmes éprouvés sur hardware pour la détection des voies de circulation, la détection des nids-de-poule et le calcul de la disparité stéréo.

Détection des voies de circulation
Détection des nids-de-poule
Implémentation de disparité stéréo sur FPGA avec l'algorithme SGBM (Semi-Global Block Matching)
Traitement de la vision sur FPGA, partie 3 : Conception hardware d'un algorithme de détection des voies.
La durée de la vidéo est de 5:22.
Traitement de la vision sur FPGA, partie 3 : Conception hardware d'un algorithme de détection des voies

Détection des caractéristiques

Apprenez comment implémenter des techniques de détection de caractéristiques sur un flux streaming en hardware pour développer des applications de surveillance, de suivi d'objets, d'inspection industrielle et autres.

Détection des coins à l'aide de l'algorithme de Harris
Détection des coins à l'aide de l'algorithme FAST
Conception d’une détection de coins avec Vision HDL Toolbox.
La durée de la vidéo est de 7:28.
Conception d’une détection de coins avec Vision HDL Toolbox

Pipeline caméra

Accélérez le développement d'hardware de conditionnement de l'image en utilisant des exemples d'implémentation d’algorithmes de suppression de bruit, de correction gamma et d'histogramme.

Suppression du bruit et amélioration de la netteté de l'image
Correction gamma
Égalisation de l'histogramme
Conditionnement de l'image pour une application FPGA de détection de contours.

Conditionnement de l'image pour une application FPGA de détection de contours.

Blocs d'IP de traitement de la vision

Les blocs de propriété intellectuelle (IP) de Vision HDL Toolbox apportent des implémentations hardware efficaces pour des algorithmes en streaming intensifs en calcul souvent implémentés sur du hardware, ce qui vous permet d'accélérer le design de sous-systèmes de traitement d'image et de vidéo.

Traitement de la vision accéléré par le hardware

Modélisez et simulez des implémentations hardware efficaces d'algorithmes de traitement de la vision, notamment pour les conversions, le filtrage, la morphologie et les statistiques. Puis, utilisez HDL Coder pour générer du code RTL VHDL ou Verilog synthétisable.

Conception d'algorithmes optimisés pour le HDL - Blocs
Suppression du bruit et amélioration de la netteté de l'image
Bloc Edge Detector adapté au design HDL et ses paramètres configurables.

Bloc de détection de contour compatible à de la génération de code HDL et ses paramètres configurables.  

Traitement de plusieurs pixels par horloge

Traitez des vidéos 4k, 8k ou au nombre élevé d'images par seconde à des fréquences d'horloge de FPGA en spécifiant des flux parallèles de 4 ou 8 pixels. L'implémentation matérielle sous-jacente est automatiquement mise à jour pour supporter la simulation et la génération de code avec le parallélisme spécifié.

Filtrage des flux vidéo multipixel
Traitement multi-pixels par période d’horloge dans Vision HDL Toolbox (3:02)
Conception d'applications multi-pixels par période d’horloge FPGA (5:15)
Spécification du traitement de jusqu'à 8 pixels en parallèle.

Spécification du traitement de jusqu'à 8 pixels en parallèle.

Gestion intégrée des données hardware

Utilisez des blocs de Vision HDL Toolbox pour gérer automatiquement les données streaming en entrée, telles que les signaux de contrôle, les fenêtres de région d'intérêt (ROI) et les buffers de lignes. Utilisez HDL Coder pour générer du code RTL VHDL ou Verilog pour la fonctionnalité de contrôle que vous modélisez et simulez.

Interface streaming de pixel
Bufférisation des données en burst à l'aide du bloc Pixel Stream FIFO
Bufférisation automatique des lignes pour créer une fenêtre ROI pour la détection des contours.

Bufférisation automatique des lignes pour créer une fenêtre ROI pour la détection des contours.

Vérification à l'aide d'algorithmes basés sur les trames

Connectez vos algorithmes basés sur des trames et les bancs de test à l'implémentation hardware en streaming pour une vérification efficace.

Conversion entre trames et pixels

Convertissez la vidéo en trame en un flux de pixels avec des signaux de contrôle pour le traitement sur le hardware. Puis, convertissez la sortie du hardware en streaming en trames pour la vérification par rapport à votre algorithme de référence.

Interface streaming de pixel
Intégration de blocs de Vision HDL Toolbox dans un système Camera Link
Bloc Frame To Pixels pour la conversion des trames d'image en un flux de pixels avec des signaux de contrôle pour le traitement sur le hardware.

Bloc Frame To Pixels pour la conversion des trames d'image en un flux de pixels avec des signaux de contrôle pour le traitement sur le matériel.

Exemples et modèles de vérification MATLAB et Simulink

Découvrez comment utiliser vos algorithmes et tests développés avec Image Processing Toolbox™ et Computer Vision Toolbox™ pour vérifier votre implémentation hardware.

Processus de passage d'un algorithme de vision MATLAB vers un modèle Simulink adapté à l'implémentation hardware
Design d'algorithmes de traitement vidéo adapté au HDL dans Simulink
Vérification d'une implémentation hardware en streaming à l'aide d'un algorithme basé sur les trames.

Vérification d'une implémentation hardware en streaming à l'aide d'un algorithme basé sur les trames.

Co-simulation HDL et FPGA

Utilisez HDL Verifier™ pour vérifier votre sous-système hardware via une simulation RTL ou sur un kit de développement FPGA connecté à votre environnement de test MATLAB ou Simulink.

MATLAB en tant qu'AXI Master avec des cartes SoC Zynq et FPGA Xilinx (5:40)
HDL Verifier supporte la vérification de type FPGA-in-the-Loop sur des cartes FPGA Xilinx, Intel et Microsemi.

HDL Verifier supporte la vérification de type FPGA-in-the-Loop sur des cartes FPGA Xilinx, Intel et Microsemi.

Déploiement sur FPGA, ASIC et SoC

Portez facilement votre application de traitement de la vision sur du hardware FPGA pour la tester avec des entrées vidéo live, et réutilisez les mêmes modèles pour le déploiement en production.

Prototypage de la plateforme avec une entrée vidéo live

Prototypez votre application de traitement de la vision en téléchargeant le support package Vision HDL Toolbox pour le hardware Xilinx® Zynq® et en utilisant HDL Coder et Embedded Coder® pour générer du code depuis votre implémentation MATLAB ou Simulink.

Déployer le design d'un détecteur de coins sur un FPGA (5:36)
Flux de données vidéo sur Zynq
Prototypage de votre design sur du hardware FPGA avec une entrée vidéo live.

Prototypage de votre design sur du hardware FPGA avec une entrée vidéo live.    

Déploiement en production

Utilisez HDL Coder pour générer du code RTL de qualité, indépendant de la cible et avec des interfaces AXI à partir de vos modèles de sous-systèmes hardware.

Renesas conçoit et implémente une IP de traitement d’images pour ASIC avec l’approche Model-Based Design
Traitement de la vision sur FPGA : partie 4 : Ciblage d'un design de détection de coins vers un dispositif Xilinx Zynq (4:58)
Utilisation de l'interface vidéo AXI4-Stream dans le workflow Zynq
Génération de code avec des interfaces d’interconnexion SoC.

Génération de code avec les interfaces d'interconnexion SoC.

Traitement de la vision sur FPGA

Visionnez cette série de cinq vidéos consacrées au portage des applications de vision sur FPGA, avec présentation des concepts clés et du processus associé.

En savoir plus (5 Vidéos)

Ressources produits :

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Traitement de la vision sur FPGA

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