Vision HDL Toolbox™ contient des algorithmes opérant sur des flux streaming de pixel pour la conception et l'implémentation de systèmes de vision sur FPGA et ASIC. La toolbox contient également une infrastructure de design qui supporte différents types d’interfaces, de tailles d'images et de fréquences d'images. Ses algorithmes de traitement d'image, vidéo et de computer vision utilisent une architecture adaptée pour les implémentations HDL.
Les algorithmes de la toolbox ont été conçus pour générer du code lisible, synthétisable en VHDL® et Verilog® (avec HDL Coder™). Le code HDL généré est testé sur FPGA pour des tailles d’images jusqu’à une résolution de 8k et pour des grands débits vidéos.
Les fonctionnalités de la toolbox sont disponibles sous forme de fonctions MATLAB®, System objects™ et de blocs Simulink®.
En savoir plus:
Conduite autonome
Lancez-vous dans le développement de votre système de conduite autonome avec des sous-systèmes éprouvés sur hardware pour la détection des voies de circulation, la détection des nids-de-poule et le calcul de la disparité stéréo.
Détection des caractéristiques
Apprenez comment implémenter des techniques de détection de caractéristiques sur un flux streaming en hardware pour développer des applications de surveillance, de suivi d'objets, d'inspection industrielle et autres.
Pipeline caméra
Accélérez le développement d'hardware de conditionnement de l'image en utilisant des exemples d'implémentation d’algorithmes de suppression de bruit, de correction gamma et d'histogramme.
Blocs d'IP de traitement de la vision
Les blocs de propriété intellectuelle (IP) de Vision HDL Toolbox apportent des implémentations hardware efficaces pour des algorithmes en streaming intensifs en calcul souvent implémentés sur du hardware, ce qui vous permet d'accélérer le design de sous-systèmes de traitement d'image et de vidéo.
Traitement de la vision accéléré par le hardware
Modélisez et simulez des implémentations hardware efficaces d'algorithmes de traitement de la vision, notamment pour les conversions, le filtrage, la morphologie et les statistiques. Puis, utilisez HDL Coder pour générer du code RTL VHDL ou Verilog synthétisable.
Traitement de plusieurs pixels par horloge
Traitez des vidéos 4k, 8k ou au nombre élevé d'images par seconde à des fréquences d'horloge de FPGA en spécifiant des flux parallèles de 4 ou 8 pixels. L'implémentation matérielle sous-jacente est automatiquement mise à jour pour supporter la simulation et la génération de code avec le parallélisme spécifié.
Gestion intégrée des données hardware
Utilisez des blocs de Vision HDL Toolbox pour gérer automatiquement les données streaming en entrée, telles que les signaux de contrôle, les fenêtres de région d'intérêt (ROI) et les buffers de lignes. Utilisez HDL Coder pour générer du code RTL VHDL ou Verilog pour la fonctionnalité de contrôle que vous modélisez et simulez.
Conversion entre trames et pixels
Convertissez la vidéo en trame en un flux de pixels avec des signaux de contrôle pour le traitement sur le hardware. Puis, convertissez la sortie du hardware en streaming en trames pour la vérification par rapport à votre algorithme de référence.
Exemples et modèles de vérification MATLAB et Simulink
Découvrez comment utiliser vos algorithmes et tests développés avec Image Processing Toolbox™ et Computer Vision Toolbox™ pour vérifier votre implémentation hardware.
Co-simulation HDL et FPGA
Utilisez HDL Verifier™ pour vérifier votre sous-système hardware via une simulation RTL ou sur un kit de développement FPGA connecté à votre environnement de test MATLAB ou Simulink.

HDL Verifier supporte la vérification de type FPGA-in-the-Loop sur des cartes FPGA Xilinx, Intel et Microsemi.
Prototypage de la plateforme avec une entrée vidéo live
Prototypez votre application de traitement de la vision en téléchargeant le support package Vision HDL Toolbox pour le hardware Xilinx® Zynq® et en utilisant HDL Coder et Embedded Coder® pour générer du code depuis votre implémentation MATLAB ou Simulink.

Prototypage de votre design sur du hardware FPGA avec une entrée vidéo live.
Déploiement en production
Utilisez HDL Coder pour générer du code RTL de qualité, indépendant de la cible et avec des interfaces AXI à partir de vos modèles de sous-systèmes hardware.
Traitement de la vision sur FPGA
Visionnez cette série de cinq vidéos consacrées au portage des applications de vision sur FPGA, avec présentation des concepts clés et du processus associé.
Ressources produits :

Traitement de la vision sur FPGA
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