HDL Coder

 

HDL Coder

Générer du code VHDL et Verilog pour les conceptions FPGA et ASIC

HDL Coder génère du code Verilog® et VHDL® synthétisable et portable à partir de fonctions MATLAB®, de modèles Simulink® et de diagrammes Stateflow®. Le code HDL généré peut être utilisé pour la programmation FPGA ou la conception et le prototypage ASIC.

HDL Coder fournit un Worflow Advisor qui automatise la programmation des FPGA Xilinx®, Microsemi® et Intel®. Vous pouvez contrôler l'architecture HDL et son implémentation, mettre en évidence les chemins critiques et générer des estimations de l'utilisation des ressources matérielles. HDL Coder offre une traçabilité entre votre modèle Simulink et le code Verilog et VHDL généré, permettant la vérification de code pour des applications critiques devant respecter la norme DO-254 et autres standards.

Génération de code HDL

Développez et vérifiez des conceptions matérielles à un niveau d'abstraction élevé et générez automatiquement du code RTL synthétisable pour cibler les dispositifs FPGA, ASIC et SoC.

Conception matérielle à niveau d'abstraction élevé

Concevez votre sous-système en choisissant parmi plus de 300 blocs Simulink, fonctions MATLAB et diagrammes Stateflow orientés HDL. Simulez le comportement matériel de votre design, testez des architectures différentes et générez du code VHDL ou Verilog synthétisable.

Architecture matérielle d'un algorithme de détection des impulsions.

Ciblage indépendant du fournisseur

Générez du code RTL synthétisable utilisable dans un large éventail de processus d'implémentation et de dispositifs FPGA, ASIC, et SoC. Réutilisez les mêmes modèles pour la génération de prototypes et de code de production.

Générez du code RTL efficace, synthétisable et indépendant du fournisseur, qui peut être déployé sur n'importe quelle carte FPGA, ASIC ou SoC.

Code HDL lisible et traçable

En maintenant la traçabilité entre vos spécifications, votre modèle et le code HDL, respectez les normes de sécurité fonctionnelle telles que DO-254, ISO 26262 et IEC 61508. Le code HDL généré est conforme aux règles standard et est lisible pour les revues de code.

Code HDL généré lié au modèle source et aux spécifications.

« Design Closure » prévisible

Donnez aux ingénieurs en conception d'algorithmes et de matériel la possibilité de travailler ensemble dans un environnement unique, et d'exercer leurs expertises individuelles tout en éliminant les déficits de communication qui existent dans les processus de travail traditionnels basés sur les documents de spécifications et le codage RTL manuel.

Accélération du développement de matériel

Obtenez plus efficacement des conceptions de systèmes haute qualité en intégrant la conception d'algorithmes et de matériel dans un seul environnement. Dès le début de votre processus de travail, obtenez des informations sur la façon dont l'implémentation matérielle peut avoir une influence sur les contraintes des algorithmes.

Collaborez pour ajouter les détails de l'implémentation matérielle aux algorithmes dès le début du processus.

Conceptions optimisées

Explorez un large éventail d'architectures matérielles et d'options de quantification en virgule fixe avant de vous lancer dans une implémentation RTL. Les optimisations de la synthèse de haut niveau sont fortement tributaires des ressources du dispositif telles que la logique, les systèmes DSP et la RAM.

Explorez rapidement une grande variété d'options d'implémentation.

Vérification précoce

Simulez des composants numériques, analogiques et logiciels au niveau système dès le début du processus, et intégrez-les au fur et à mesure de l'affinage de vos modèles jusqu'à l'implémentation. Gérez des suites de tests, mesurez la couverture des tests et générez des composants pour lancer la vérification RTL.

Vérifiez et déboguez des fonctionnalités de haut niveau et générez des modèles pour la vérification RTL.

Déploiement sur FPGA, ASIC et SoC

Déployez sur du matériel de production ou de prototypage. Ciblez automatiquement une grande variété d'appareils et de cartes.

Dispositifs basés sur FPGA

Générez du code RTL en parfaite adéquation avec les dispositifs Xilinx, Intel et Microsemi FPGA et SoC. Mappez les entrées et les sorties vers les registres AXI et d'E/S au niveau des dispositifs grâce aux hardware support packages conçus pour les cartes populaires, ou définissez votre propre conception de référence personnalisée.

Test d'un algorithme de communications sans fil sur une carte de prototype FPGA.

Processus de travail ASIC

Concevez et vérifiez des fonctionnalités et architectures matérielles de haut niveau dans le contexte de votre système analogique, digital et logiciel mixte. Générez ensuite du code RTL lisible et conforme aux règles, offrant une qualité de résultats (QoR) élevée sur le matériel ASIC.

Simulation et test en temps réel

Ciblez les modules d'E/S FPGA programmables de Speedgoat à l'aide de HDL Workflow Advisor, puis effectuez une simulation avec Simulink Real-Time™. La génération de code HDL en virgule flottante native simplifie les processus de prototypage de haute précision.

Ciblage d'une carte E/S FPGA de Speedgoat à l'aide du HDL Workflow Advisor.

Applications proposées

Concevez et générez du code pour les applications de contrôle et de traitement des signaux qui ont besoin des performances et de l'efficacité du matériel numérique personnalisé.

Communications sans fil

Concevez des algorithmes au niveau système à l'aide de signaux capturés ou en direct, puis ajoutez les détails de l'architecture matérielle ou réutilisez des sous-systèmes et des blocs de la LTE HDL Toolbox™. Déployez sur des plateformes de radio logicielle (SDR) préconfigurées ou du matériel ciblé personnalisé.

Implémentation d'architectures matérielles pour les algorithmes de communications sans fil.

Commande moteur et électronique de puissance

Implémentez des systèmes de contrôle complexes à faible latence sur du matériel FPGA, ASIC ou SoC tout préservant la précision de virgule flottante si nécessaire. Effectuez des simulations avec des modèles de processus, déployez sur des systèmes de prototypage et réutilisez des modèles pour le déploiement en production.

Générez du code HDL à partir d'algorithmes de commande moteur en virgule flottante.

Traitement d'images et de vidéos

Générez du code RTL efficace à partir de blocs et de sous-systèmes Vision HDL Toolbox™, qui modélisent les implémentations matérielles de streaming des algorithmes de traitement de la vision. Améliorez les algorithmes en modélisant la latence transactionnelle de la mémoire et du logiciel à l'aide de SoC Blockset™.

Blocs de traitement d'images et de vidéos optimisés pour le HDL.

Modélisation de processus HIL

Exécutez des simulations en temps réel de modèles de processus hardware-in-the-loop (HIL) Simscape™ complexes fonctionnant sur des systèmes de prototypage rapide de lois de commande FPGA. Utilisez le Simscape HDL Workflow Advisor pour programmer automatiquement les modules E/S FPGA de Speedgoat.

Conversion d'un modèle de processus Simscape à des fins de déploiement sur les modules E/S FPGA de Speedgoat.

Processus de conception et de vérification

Pour relier la conception d'algorithmes à l'implémentation matérielle, il ne suffit pas de générer du code HDL. Découvrez les meilleures pratiques utilisées pour les processus de prototypage et de production.

Conception orientée Hardware

Développez des algorithmes qui fonctionnent efficacement sur les données en streaming. Ajoutez des détails sur l'architecture matérielle avec des blocs Simulink, des blocs MATLAB Function personnalisés et des diagrammes Stateflow orientés HDL.

De la virgule flottante à la virgule fixe

La quantification en virgule fixe tire profit de la précision numérique pour améliorer l'efficacité de l'implémentation. Fixed-Point Designer™ permet d'automatiser et de gérer ce processus, tandis que la génération de code HDL en virgule flottante native fournit plus de précision pour les opérations impliquant des plages dynamiques étendues.

Automatisez la quantification en virgule fixe, synthétisez à l'aide de la virgule flottante native ou utilisez une combinaison de ces deux méthodes.

Prototypage et vérification

Anticipez la vérification pour éliminer les bugs en amont et vous assurer que le matériel fonctionne comme attendu dans le contexte du système. Utilisez HDL Verifier™ pour déboguer les prototypes FPGA directement depuis MATLAB et Simulink et générer des composants visant à accélérer la vérification RTL.

Vérification des fonctionnalités de haut niveau, simulation de HDL généré sur un FPGA connecté à Simulink et génération de modèles.

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