Les experts du domaine et les ingénieurs hardware utilisent MATLAB et Simulink pour développer des applications prototypes et de production en vue d'un déploiement sur des cartes FPGA et SoC Intel®.
Avec MATLAB et Simulink, vous pouvez :
- Modéliser l'architecture hardware au niveau du système
- Programmer votre FPGA ou SoC sans écrire de code
- Simuler et débugger votre FPGA ou SoC à l'aide de produits MATLAB et Simulink
- Générer du code HDL et C de production pour une intégration dans des FPGA ou SoC
« Nous disposons d'une grande expérience dans notre domaine, mais de connaissances limitées en matière d'intégration FPGA. Simulink et HDL Coder nous ont permis de nous focaliser sur le design d'algorithmes intelligents pour notre produit plutôt que sur la manière de les exécuter sur un FPGA spécifique. »
Utiliser MATLAB avec des FGPA et SoC d'Intel
Modélisation et simulation
Simulink pour l'approche Model-Based Design vous permet de réduire le temps de développement pour les applications FPGA et SoC Intel en modélisant l'implémentation hardware à un haut niveau et en simulant dans le contexte du système. Vous pouvez également quantifier en La virgule fixe simplifiée pour la programmation FPGA (30:45) pour utiliser plus efficacement les ressources, ou bien générer du code HDL en Générer du code HDL en virgule flottante pour du hardware FPGA et ASIC (9:19) synthétisable afin de programmer des FPGA plus simplement.
HDL Coder génère du code VHDL® ou Verilog® synthétisable directement depuis les blocs Simulink et les fonctions MATLAB compatibles HDL, pour des applications telles que le traitement du signal, les télécommunications, le contrôle de moteur et d'électronique de puissance et le traitement d'image/de vidéos.
DSP Builder for Intel FPGAs rajoute des blocs spécifiques à Intel dans Simulink pour une simulation et un déploiement hardware au niveau système. Vous pouvez intégrer des blocs DSP Builder aux blocs natifs de Simulink pour la génération de code HDL.
SoC Blockset vous permet d'analyser les performances de l'interaction hardware-software des cartes SoC d'Intel, notamment l'utilisation de la mémoire et les effets de l'ordonnancement/de l'OS.
Combiner des opérations en virgule flottante et fixe dans un même design. Cette opération trigonométrique est implémentée en virgule flottante grâce à des ressources de FPGA Intel standard.
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Prototype de déploiement d'un réseau de Deep Learning sur une plateforme SoC Intel depuis MATLAB et d'exécution d'inférence à partir de l'application MATLAB.
Prototypage sur des plateformes basées sur des FPGA et SoC
Pour démarrer le prototypage, vous pouvez télécharger des support packages afin de cibler des plateformes d'évaluation préconfigurées basées sur des FPGA et SoC Intel. HDL Coder vous guide ensuite tout au long des étapes de programmation de votre FPGA ou SoC directement depuis Simulink et sans que vous ayez besoin d'écrire du code HDL.
Vous avez le choix entre plusieurs techniques pour débugger votre prototype FPGA directement depuis MATLAB et Simulink. Insérez une IP pour : lire ou écrire dans des registres AXI et transférer des fichiers de signaux ou d'images volumineux entre MATLAB et des emplacements mémoire embarqués ; capturer des données de signaux internes au FPGA pour les analyser dans MATLAB ; ou tester votre algorithme sur un kit d'évaluation en mode FPGA-in-the-loop (2:52) avec votre test bench MATLAB ou Simulink.
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La génération de code HDL et de cœurs IP pour l'intégration en production
La plupart des blocs qui supportent la génération de code HDL font figurer les propriétés du bloc HDL qui vous permettent d'indiquer des options d'implémentation hardware personnalisées telles que l'insertion de pipeline, le partage des ressources et le mapping en RAM. Les paramètres de génération de code HDL vous donnent les moyens de personnaliser les optimisations, les styles de reset, les clock enable, les conventions de nommage, etc. En plus d'être en capacité de concevoir des architectures d'implémentation dans Simulink, vous disposez d'un contrôle total sur l'optimisation de la vitesse et de la surface pour les cartes FPGA et SoC Intel.
Vous pouvez générer du code RTL synthétisable lisible en vue d'une intégration dans le contenu non algorithmique dans Quartus®. Si vous avez installé le /content/mathworks/ch/fr/hardware-support/altera-soc-hdlcoder.htmlsupport package HDL Coder pour SoC Intel, vous pouvez générer un wrapper de cœur IP compatible avec divers protocoles AXI pour la communication avec le processeur Arm® et d'autres composants de dispositif. Vous pouvez utiliser le support package Embedded Coder pour SoC Intel pour générer le software des drivers et de l'application afin de programmer le processeur d'application Arm.
Rapports issus du code HDL et du cœur IP générés. Le rapport de génération de cœur IP présente le mapping des entrées et sorties du design aux registres et protocoles AXI.
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Définir un design de référence personnalisé contenant un espace réservé pour le mapping des E/S dans lequel vous pouvez générer du code HDL.
Extension du support de la plateforme cible
Si vous devez effectuer un déploiement vers une plateforme basée sur des FPGA ou des SoC qui n'est pas comprise dans un support package proposé par MathWorks, vous pouvez créer ou télécharger un design de référence et l'intégrer à HDL Coder. Vous pouvez développer le design de référence à l'aide de SoC Blockset ou de Quartus Prime.
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