MATLAB für Produktionsdesign und Verifikation von FPGAs, ASICs und SoCs

Optimierung von Algorithmen mit deren Hardware-Architektur und Generierung von Code und Verifikations-Modellen aus MATLAB und Simulink

Große Teams in FPGA-, ASIC- oder SoC-Projekten können frühzeitig gemeinsam zentrale Entscheidungen auf einer hohen Abstraktionsebene treffen und danach durch Generierung von Code und Modellen nahtlos zur Implementierung übergehen.

Mit MATLAB und Simulink können Sie:

  • Verschiedenste Architekturvarianten modellieren und simulieren
  • Algorithmen top-down auf dem Weg zur Implementierung verfeinern
  • Konvergente Festkomma-Quantisierungen vornehmen
  • RTL-Code und Embedded C-Code in Produktionsqualität generieren
  • Verifikations-Modelle zur Verwendung in digitalen oder analogen Simulationsumgebungen erzeugen
  • Für die funktionale Sicherheit vorgeschriebene Zertifizierungsworkflows befolgen

„Simulink erleichtert die Kommunikation zwischen Systemarchitekten und Hardware-Entwicklern. Es ist wie eine gemeinsame Sprache, die es uns ermöglicht, Wissen, Ideen und Designs untereinander auszutauschen. Simulink und HDL Coder gestatten es uns, uns auf die Entwicklung unserer Algorithmen und die Optimierung unseres Designs mittels Simulation zu konzentrieren anstatt auf VHDL-Syntax und Programmierregeln.“

Marcel van Bakel, Philips Healthcare

SoC-Architektur und Top-Down-Methode

Algorithmenentwickler können gemeinsam mit Systemarchitekten und Ingenieuren aus den Bereichen Digital- und Analog-/Mixed-Signal-Technik sowie Verifikation sich anbietende Architekturoptionen auf einer hohen Abstraktionsebene ausloten. So können Sie und Ihr Team mit Partitionierungs-Strategien experimentieren und die Partitionen dann schrittweise um Details der Implementierung wie der Hardware-Mikroarchitektur und der Festkomma-Quantisierung verfeinern. Mehr als 300 Blöcke unterstützen die Generierung von SystemVerilog, Verilog und VHDL, von mathematischen Operationen bis hin zu in der Produktion bewährten Hardware-IP-Blöcken und Subsystemen.

Während des gesamten Top-Down-Prozesses lassen sich stetig immer detailliertere Modelle in den Systemkontext integrieren und simulieren, wodurch Funktions- und Leistungsprobleme frühzeitig beseitigt werden. Dieser Prozess ermöglicht Ihnen die Erstellung und Verwaltung von Suites mit Testfällen für die Systemebene und die Messung der Modellabdeckung, sodass Sie darauf vertrauen können, dass Ihre Implementierung erfolgreich ist.

SoC-Architektur und Top-Down-Methode

Erkunden Sie Trade-Offs der Implementierung auf hoher Abstraktionsebene, indem Sie jeden Verfeinerungsschritt gegen die vorherige, als funktionierend bekannte Version verifizieren.

Weitere Informationen

Produkte kennenlernen

Generierung von Verifikations-Modellen

Generieren Sie SystemVerilog DPI- oder UVM-Komponenten, um die Erzeugung von Verifikations-Umgebungen zu beschleunigen.

Generierung von Verifikations-Modellen

Mit dem ASIC Testbench for HDL Verifier-Add-on können Sie Verifikationskomponenten direkt aus MATLAB und Simulink exportieren, statt eine Verilog-Testumgebung oder VHDL-Testumgebung zu programmieren. Dadurch wird sichergestellt, dass Sie das High-Level-Verhalten von Referenzmodellen und Stimuli für die RTL-Simulation exakt erfassen. Sobald sich das High Level-Design ändert, generieren Sie die Modelle einfach erneut.

Diese Verifikations-Komponenten nutzen das Direct Programming Interface (DPI) von SystemVerilog, wodurch Sie sie in jedem Simulator verwenden können, der SystemVerilog unterstützt. Optional können Sie auch eine Universal Verification Methodology (UVM)-Komponente aus Simulink erzeugen, wenn Ihre Umgebung zur RTL-Verifikation UVM verwendet.

Weitere Informationen

Produkte kennenlernen

Generierung von Produktionscode

Traditionelle Entwicklungsprozesse schleppen während des manuellen Schreibens von Spezifikations-Dokumenten sowie des darauf basierenden Codes häufig Fehler ein. Nach der Verifikation auf Systemebene mit MATLAB und Simulink können Sie HDL- und C Code für FPGA- und ASIC-Entwürfe direkt aus den verifizierten Implementierungsmodellen generieren.

Der generierte HDL-Code ist lesbar, auf das Quellmodell rückverfolgbar und target-unabhängig. Dabei lassen sich Geschwindigkeitsoptimierungen wie beispielsweise das Pipelining, Flächenoptimierungen wie die gemeinsame Nutzung von Ressourcen sowie verschiedene Programmierstile und Strukturoptionen steuern. Während sich Synthese-Tools von AMD® und Intel® automatisch direkt aus dem Codegenerierungs-Menü ausführen lassen, können Sie mit Skripten auch jedes beliebige andere Synthese-Tool für FPGAs oder ASICs auszuführen.

Generierung von Produktionscode

Lesbarer, mit Modell-Kommentaren versehener HDL-Code mit zeilenweiser Rückverfolgbarkeit zwischen Code und Modell.

Weitere Informationen

Produkte kennenlernen

Funktionale Sicherheit

Überprüfung der Konformität von Hardware-Subsystemen mit den DO-254-Modellierungsstandards.

Funktionale Sicherheit

Wenn Ihr Projekt die Einhaltung einer Norm für funktionale Sicherheit erfordert, bieten die Kits für DO-254, ISO 26262 und IEC 61508 entsprechende Workflows für die FPGA-, ASIC- und SoC-Entwicklung. Diese Workflows umfassen die Ausführung des Model Advisor mit integrierten Checks, die sicherzustellen, dass Ihr Modell die Anforderungen der jeweiligen Norm erfüllt.

Der generierte HDL- und C-Code ist lesbar und lässt sich zum Modell und zu den Anforderungen zurückverfolgen, was Code-Reviews wesentlich vereinfacht. Dazu stehen verschiedene Techniken wie etwa Back-to-Back-Tests mit Ko-Simulation oder In-the-Loop-Verfahren für FPGAs zur Verfügung, die helfen, die an die Verifikation gestellten Anforderungen zu erfüllen.

Weitere Informationen

Produkte kennenlernen

Vertrieb kontaktieren

Jetzt loslegen

Verifizieren von Algorithmen auf FPGAs und ASICs

Weitere Informationen